【ASIC设计】Verilog 程序语法小知识(补漏篇)

Verilog小知识

  • 宏定义前面是加上 `
`define clock_period 20
  • always 多行可以不加begin和end
always@(posedge Clk50M or negedge Rst_n)
if(Rst_n == 1'b0)
	led <= 1'b1;
else if(cnt == 25'd24_999_999)
//else if(cnt == 25'd24_999)  //仅为测试
	led <= ~led;
else
	led <= led;
  • if/else多行必须加begin和end

  • repeate用法

repeat(30)begin
	Cin = 1'b1;
	#`clock_period;
	Cin = 1'b0;
	#(`clock_period*5);
end
  • 输入输出管它先定义为input 和 output,若后面再过程块(initial和always)中使用,在将具体的变量包括输入输出定义为reg!
output [7:0]out;//输出端口
reg [7:0]out;
  • testbench中仿真文件中的 input 对应设置为 reg 类型;output 对应设置为 wire 类型。

  • timescale 是仿真文件用的

`timescale 1ns/1ns //仿真时间单位1ns,精度1ns

程序易错记录

  • tb文件的moudule是直接模块名后面加分号的
module BCD_Couneter_tb;
  • 例化模块的时候,中间各个变量是逗号隔开,最后是一个变量后面什么也不加,例化完成后在括号后面加分号
BCD_Counter BCD_Counter0(
    .Clk(Clk),
    .Cin(Cin),
    .Rst_n(Rst_n),
    .Cout(Cout),
    .q(q)
);
  • endmodule后面没有分号
ReCclay CSDN认证博客专家 视觉/OpenCV 图像处理 深度学习
大家好,我是CSDN博主ReCclay,目前处于研究生阶段,就读于电子科技大学,主攻方向为汽车辅助驾驶算法研究。入站以来,凭借坚持与热爱,以博文的方式分享所学,截止目前累计博文数量达800余篇,受益人次达135万余次,涉及领域包括但不限于物联网开发、单片机开发、Linux驱动开发、FPGA开发、前/后端软件开发等。在未来我将继续专注于嵌入式相关领域,学习更多的科技知识,输出更高质量的博文。希望在”2020博客之星年度总评选“中,可以大家的关注和投票,投票地址:https://bss.csdn.net/m/topic/blog_star2020/detail?username=recclay
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